"自己責任"、"「転んでも一人で起きる」"の意味がわからない方は、以下の記載の事柄は適用しないように、お願いいたします。
トライ＆エラーで見つけた方法なので免責条項を書いておく。
基本はこちらと一緒で、不要なファイル・フォルダは削除し、それらを.gitignoreに登録すればよい。
（はい、ここまでコピペです）
必要なファイルはただ一つ、RTLシミュレーション用のVerilogファイルだけ。
こちらの方法で、Quartus Primeを使ってTest Bench Templateを作成している場合には、simulation\modelsim\(トップモジュール名).vtがあるので、これだけを残せばよい。
ゆえに、.gitignoreはこんな感じになる。
/db/ /incremental_db/ /output_files/ /c5_pin_model_dump.txt /*.qws /*.rpt #exception for RTL simulation file /simulation/modelsim/* !/simulation/modelsim/*.vt
参考に4bit-counterのRTLシミュレーションができるプロジェクトのrepoを作成した。
元にするプロジェクトはQuartus Prime 18.1で作成。
github.com
